Day3 : Low-pass Filter

Project #1 MobaXterm Code : rrc_filter.sv // Created on 2025/07/15 by jaehong `timescale 1ns / 1ps module rrc_filter #( parameter WIDTH = 7 )( input clk, input rstn, input [WIDTH-1:0] data_in, // format : <1.6> output logic signed [WIDTH-1:0] data_out ); // coeff -3, -1.8, -7, -14, 24, 19, -62, -23, 225, 387, 225, -23, -62, 19, 24, -14, -7, 8, -1, -3 // format : <1.8> logic signed [WIDTH+9-1:0] mul_00, mul_01, mul_02, mul_03; logic signed [WIDTH+9-1:0] mul_04, mul_05, mul_06, mul_07; logic signed [WIDTH+9-1:0] mul_08, mul_09, mul_10, mul_11; logic signed [WIDTH+9-1:0] mul_12, mul_13, mul_14, mul_15; logic signed [WIDTH+9-1:0] mul_16, mul_17, mul_18, mul_19; logic signed [WIDTH+9-1:0] mul_20, mul_21, mul_22, mul_23; logic signed [WIDTH+9-1:0] mul_24, mul_25, mul_26, mul_27; logic signed [WIDTH+9-1:0] mul_28, mul_29, mul_30, mul_31; logic signed [WIDTH+9-1:0] mul_32; logic signed [WIDTH-1:0] shift_din [32:0]; integer i; always@(posedge clk or negedge rstn) begin if (~rstn) begin for(i = 32; i >= 0; i=i-1) begin shift_din[i] <= 0; end end else begin for(i = 32; i > 0; i=i-1) begin shift_din[i] <= shift_din[i-1]; end shift_din[0] <= data_in; end end always @(*) begin mul_00 = shift_din[00]*0; mul_01 = shift_din[01]*-1; mul_02 = shift_din[02]*1; mul_03 = shift_din[03]*0; mul_04 = shift_din[04]*-1; mul_05 = shift_din[05]*2; mul_06 = shift_din[06]*2; mul_07 = shift_din[07]*-2; mul_08 = shift_din[08]*2; mul_09 = shift_din[09]*0; mul_10 = shift_din[10]*-6; mul_11 = shift_din[11]*8; mul_12 = shift_din[12]*10; mul_13 = shift_din[13]*-28; mul_14 = shift_din[14]*-14; mul_15 = shift_din[15]*111; mul_16 = shift_din[16]*196; mul_17 = shift_din[17]*111; mul_18 = shift_din[18]*-14; mul_19 = shift_din[19]*-28; mul_20 = shift_din[20]*10; mul_21 = shift_din[21]*8; mul_22 = shift_din[22]*-6; mul_23 = shift_din[23]*0; mul_24 = shift_din[24]*2; mul_25 = shift_din[25]*-2; mul_26 = shift_din[26]*0; mul_27 = shift_din[27]*2; mul_28 = shift_din[28]*-1; mul_29 = shift_din[29]*0; mul_30 = shift_din[30]*1; mul_31 = shift_din[31]*-1; mul_32 = shift_din[32]*0; end logic signed [WIDTH+16-1:0] filter_sum; //always_comb begin always @(*) begin filter_sum = mul_00 + mul_01 + mul_02 + mul_03 + mul_04 + mul_05 + mul_06 + mul_07 + mul_08 + mul_09 + mul_10 + mul_11 + mul_12 + mul_13 + mul_14 + mul_15 + mul_16 + mul_17 + mul_18 + mul_19 + mul_20 + mul_21 + mul_22 + mul_23 + mul_24 + mul_25 + mul_26 + mul_27 + mul_28 + mul_29 + mul_30 + mul_31 + mul_32; end logic signed [WIDTH+8-1:0] trunc_filter_sum; assign trunc_filter_sum = filter_sum[WIDTH+16-1:8]; always_ff @(posedge clk or negedge rstn) begin if (~rstn) data_out <= 'h0; else if (trunc_filter_sum >= 63) data_out <= 63; else if (trunc_filter_sum < -64) data_out <= -64; else data_out <= trunc_filter_sum[WIDTH-1:0]; end endmodule code : tb_rrc_filter.sv `timescale 1ns/10ps module tb_rrc_filter(); logic clk, rstn; logic signed [6:0] data_in; logic signed [6:0] data_out; logic signed [6:0] adc_data_in [0:93695]; initial begin clk <= 1'b1; rstn <= 1'b0; #55 rstn <= 1'b1; // #500000 $finish; end always #5 clk <= ~clk; integer fd_adc_di; integer fd_rrc_do; integer i; int data; initial begin //always @(posedge clk) begin fd_adc_di = $fopen("./ofdm_i_adc_serial_out_fixed_30dB.txt", "r"); //fd_adc_di = $fopen("./ofdm_adc_serial_out_fixed_30dB.txt", "r"); fd_rrc_do = $fopen("./rrc_do.txt", "w"); i = 0; while (!$feof(fd_adc_di)) begin void'($fscanf(fd_adc_di,"%d\n",data)); adc_data_in[i] = data; i = i + 1; end #800000 $finish; $fclose(fd_rrc_do); end logic [23:0] adc_dcnt; always_ff @(posedge clk or negedge rstn) begin if (~rstn) adc_dcnt <= 'h0; else adc_dcnt <= adc_dcnt + 1'b1; end logic [6:0] tmp_data_in; assign tmp_data_in = adc_data_in[adc_dcnt]; logic [6:0] data_in; always_ff @(posedge clk or negedge rstn) begin if (~rstn) data_in <= 'h0; else data_in <= tmp_data_in; end always_ff @(negedge clk) begin //$fd_rrc_do = $fopen("./rrc_do.txt", "w"); $fwrite(fd_rrc_do, "%0d\n", data_out); end rrc_filter #(.WIDTH(7)) i_rrc_filter ( .clk(clk), .rstn(rstn), .data_in(data_in), .data_out(data_out) ); endmodule code : run_rcc vcs -sverilog -full64 -debug_all \ tb_rrc_filter.sv rrc_filter.sv \ -o simv && ./simv [aedu34@kccisynop2 /home/aedu34/asic_adu_red/verilog/project1] rrc_filter.sv tb_rrc_filter.sv run_rcc ofdm_i_adc_serial_out_fixed_30dB.txt source run_rcc rrc_do.txt 생성됨 code : run_rrc_verdi vcs -full64 -sverilog -kdb -debug_access+all+reverse rrc_filter.sv tb_rrc_filter.sv ./simv -verdi & source run_rrc_verdi MATLAB C:\Users\kccistc\Documents\MATLAB rrc_do.txt Code : matlab graph y = load('rrc_do.txt'); % 데이터 불러오기 plot(y); % 파형 그리기 xlabel('Sample'); ylabel('Amplitude'); title('RRC Filter Output'); grid on; Result : matlab graph Code : matlab_dump_analysis_stu.m % Created on 2025/07/02 by jihan clc; % fixed_mode = 0; % '0' = floating fixed_mode = 1; % '1' = fixed [FileName, PathName] = uigetfile('*.txt', 'select the capture binary file'); [FID, message] = fopen(FileName, 'r'); if (fixed_mode) waveform = fscanf(FID, '%d', [1 Inf]); else waveform = fscanf(FID, '%f', [1 Inf]); end Iwave = waveform(1, :); figure; pwelch(double(Iwave)); Result : matlab graph 고정소수점 FIR 필터의 비트폭 계산 정리 📌 입력 & 계수 비트폭 data 포맷: <1.6> → 총 7비트 (부호 1비트 + 소수 6비트) coeff 포맷: <1.8> → 총 9비트 (부호 1비트 + 소수 8비트) ✴️ 곱셈 시 비트폭 확장 <1.6> × <1.8> = <2.14> 7bit × 9bit = 16bit 정수부: 1비트 + 1비트 = 2비트 소수부: 6비트 + 8비트 = 14비트 결과: <2.14> = 총 16비트 ➕ 덧셈(누적) 시 비트폭 확장 고정소수점끼리 더할 때는 정수부가 1비트 증가할 수 있음 (Carry 발생 대비) 누적해서 더할수록 정수부 비트폭은 ceil(log2(N))만큼 늘어남 (N은 덧셈 횟수 또는 Tap 수) 📌 예제: 같은 비트폭 <2.14> 값을 누적할 경우 Tap 수 누적 결과 비트폭 2 tap <3.14> 16 tap <6.14> 32 tap <7.14> 33 tap <8.14> ※ 소수부는 항상 14비트로 유지, 정수부만 확장됨 📤 출력 변환 단계 누적 결과: <8.14> → 출력 포맷 <1.6>으로 변환하기 위해 다음 작업 수행: 소수부 절단 (Truncation) 하위 8비트(소수부)를 제거 <8.14> → <8.6> 소수부 14비트 → 6비트로 축소 정수부 포화 처리 (Saturation) 출력 정수부는 1비트만 사용 가능하므로 값 ≥ 63 → 63 값 ≤ -64 → -64 최종 출력 포맷 결과는 <1.6> 형식으로 Flip-Flop에 저장되어 출력 안정화 ✅ 핵심 요약 연산 정수부 변화 소수부 변화 곱셈 <a.b> × <c.d> a + c b + d 덧셈 <a.b> + <a.b> a + 1 b 유지 누적 덧셈 N번 a + ceil(log2(N)) b 유지 출력 변환 정수부 잘라서 포화 소수부 b → 6 1000 -> 1250 1.25G 를 주고 timing check (main.c) logic으로 system verilog floating point file fix point 생성 성능 만족 시키면 rtl을 짜고 합성하고 gate sim까지 20이 들어가고 17클럭 뒤에 나옴 17번째 클럭을 tcl, sdc, los 매트랩은

Study · 2025-07-16

Day2 : Synthesis

Synthesis tool : synopsis design tool simulation 결과는 나와도 Synthesis 되지 않는 경우, 대부분 코드 문제 Synthesis 에서 가장 중요한 것은 Timing 체크 -> Setup, Hold 플리플롭에서 넘어갈때 clock sqew 생길 수도 있음 Clock Domain Crossing (CDC)과 Metastability 🟡 Clock Domain Crossing (CDC)란? 서로 다른 클럭 도메인을 사용하는 회로 간에 데이터를 주고받는 상황 예: A 도메인은 100MHz, B 도메인은 25MHz → 주고받는 타이밍이 다름 🔴 Metastability(메타스테빌리티)란? 플립플롭이 안정된 상태(0 또는 1)가 아닌 애매한 상태에 빠지는 현상 주로 setup time / hold time을 위반할 때 발생 결과적으로 출력이 예측 불가능하거나 늦게 안정됨 🔗 둘의 연관성 CDC 상황에서는 타이밍이 맞지 않는 데이터가 전송되기 쉽고, 이로 인해 수신 도메인의 플립플롭이 메타스테이블 상태에 빠질 수 있음 따라서 CDC → Metastability 위험 증가 🛠 해결 방법 (Synchronizer) 동기화 회로를 사용하여 메타스테빌리티를 완화 가장 기본적인 구조는 2단 플립플롭 동기화기 always @(posedge clk_b) begin sync1 <= async_signal; sync2 <= sync1; // 여기서 metastability 완화 end 합성하는 이유? rtl 코드에서 잘 돌고 문제가 없더라도 합성 시 에러가 생길 수 있음. 합성이 되는 코드가 되도록 수정해줘야 함. 합성하기 전에 rtl sim을 다시 돌려봐야함 run.log 파일에서 /Err, /Criticure warring 이 안떠야함 마지막 gate sim에서 netlist를 갖고 와서 돌렸을 때 rtl 과 같아야함. 가끔 다른 경우는 xpro? 게이트 레벨에서 x값이 나오면 가장 앞에 뜬 애(0부터)를 쫒아가야됨. counter1_xpro 수정하고 다시 rtl sim syn setuo check (30~40% margin 주고) gate sim

Study · 2025-07-15

Day1 : System Verilog Review

initial vs always 🟢 initial 시뮬레이션 시간 0에 시작됨 딱 한 번만 실행되고 종료됨 블록 안의 코드가 순차적으로 실행 여러 개 있으면 동시에 병렬 실행 주로 테스트벤치, 초기화, 시퀀스 제어 등에 사용 내부에 #10, sqen 같은 시퀀셜 흐름 표현 가능 (시뮬레이션 전용) ✅ 예: 시뮬레이션 중 한 번만 특정 동작을 수행할 때 🔵 always 시뮬레이션 시간 0부터 시작 조건이 참일 때마다 계속 실행됨 (영구 루프처럼 동작) 회로 내 동작을 지속적으로 감지하거나 수행할 때 사용 설계 블록과 테스트벤치 모두에서 사용 가능 하드웨어 합성 가능 (동기/조합 회로 구현) ✅ 예: 클럭 엣지마다 레지스터 값을 갱신하거나, 입력 변화에 반응 ✅ 요약 initial은 한 번만 실행 → 주로 시뮬레이션 제어 always는 계속 반복 실행 → 주로 회로 동작 구현 = vs <= (Blocking vs Non-blocking) ⏱️ 시간 흐름 차이 정리 = (Blocking): 즉시 할당됨 → 시간 흐름 없음 다음 문장 실행 전에 값이 바로 반영됨 <= (Non-blocking): 예약 후 나중에 반영 → 시간 흐름 있음 같은 시뮬레이션 사이클 내에서 값이 동시에 업데이트됨 비동기 리셋 vs 동기 리셋 (Power / Area / Cost) 🟢 비동기 리셋 (Asynchronous Reset) 🔋 전력: 낮음 → 클럭 없이 즉시 리셋되므로 전력 소모가 적음 📐 면적: 작음 → 리셋 로직이 간단해서 하드웨어 자원 적게 사용 💰 비용: 낮음 → 구현이 단순하여 게이트 수가 적고 비용 절감 가능 🔵 동기 리셋 (Synchronous Reset) 🔋 전력: 높음 → 클럭 신호가 필요하여 클럭 관련 전력 소모 발생 📐 면적: 큼 → 조건 제어 로직 추가로 인해 하드웨어 자원이 더 들어감 💰 비용: 높음 → 논리 회로가 복잡해지며 설계 및 구현 비용 증가 ✅ 요약 Async 리셋: 리소스 절약 (저전력, 저면적, 저비용), 하지만 타이밍 민감도 ↑ Sync 리셋: 설계 안정성 ↑, 그러나 자원 소모 ↑ 조합 논리 vs 순차 논리 🟢 Combinational Logic (조합 논리) 출력이 입력에만 의존 메모리(상태 저장) 요소 없음 클럭 신호 없이 동작 입력이 바뀌면 즉시 출력도 바뀜 예: 가산기, 인코더, 디코더, 멀티플렉서 등 assign y = a & b; 🔵 Sequential Logic (순차 논리) 출력이 입력 + 이전 상태(메모리)에 의존 레지스터, 플립플롭 등 상태 저장 소자 사용 클럭 신호를 기준으로 상태가 갱신됨 시간 개념(순서, 타이밍)이 중요 예: 레지스터, 카운터, FSM 등 always @(posedge clk) begin q <= d; end ✅ 요약 조합 논리: 현재 입력만으로 결정 → 메모리 없음, 클럭 필요 없음 순차 논리: 현재 입력 + 이전 상태로 결정 → 메모리 있음, 클럭 필요 Equality Operator 요약 ⬛ ==, != x, z 무시 못함 → 결과가 x 될 수 있음 일반적인 값 비교에 사용 ⬛ ===, !== x, z까지 포함해서 정확히 비교 테스트벤치에서 자주 사용 ✅ 핵심 정리 ==, != → 값 비교, x/z 있으면 결과도 x ===, !== → 완전 일치 비교, x/z 포함해서 비교 signed vs unsigned 🟢 unsigned 부호 없는 수 → 0 이상만 표현 MSB(최상위 비트)는 값의 일부 기본값 (아무것도 안 붙이면 unsigned) 예: 4’b1000 = 8 (음수가 아님) 🔵 signed 부호 있는 수 → 양수/음수 모두 표현 가능 MSB는 부호비트로 사용됨 (0: 양수, 1: 음수) 비교, 연산 시 signed끼리 계산되어야 정확함 reg signed [3:0] a = 4'b1000; // -8 ✅ 요약 unsigned → 0 이상만 표현, 기본값 signed → 음수까지 표현, MSB는 부호비트 reg vs wire 🟢 wire 값 저장 X, 연결용 assign으로만 값 지정 조합 논리 회로에 사용 🔵 reg 값 저장 O, 내부 상태 유지 always, initial 블록에서 값 할당 순차 논리 회로에 사용 ✅ 요약 wire: 저장 ❌, 연결만 reg: 저장 ⭕, 블록 내에서 값 유지 Clock Gating, else 사용, power 관련 🟢 local clock gating 특정 block만 선택적으로 클럭 공급해서 동작을 제한 사용 목적: 동작 안 하는 회로의 전력 차단 → 저전력 설계 직접 if (~enable)로 처리하는 것보다 더 효율적일 수 있음 🔵 Flip-Flop (seq logic)에서 else 사용 항상 else를 쓰는 게 원칙은 아님 하지만 always @(posedge clk)에서 if만 쓰고 else가 없으면: 이전 값 유지 안 될 수 있음 synthesis 툴이 latch로 오해할 수도 있음 명확한 상태 유지 목적으로 else를 명시하는 게 좋음 ✅ 하지만 불필요한 연산(=토글)이 발생할 수 있어 → power 측면에서 불리할 수 있음 🔷 Combinational Logic에서는? always @(*)에서는 if에 else를 반드시 써야 함 → 모든 조건에서 출력이 정의되지 않으면 latch 발생 위험 latch를 피하려면 모든 경우를 처리하는 구조 (else 포함) 가 중요함 ✅ 요약 local clock gating: 클럭을 차단해서 전력 줄이는 기법 FF에서 else: 상태 보존 명확히 하려면 좋지만, 불필요한 전력 소모 주의 combinational에서 else 누락: latch 발생 가능성 있음 → 반드시 처리 필요 Quiz 1 이 코드는 합법적인가? 컴파일이 될까? program automatic test; bit [31:0] count; logic [31:0] Count = 'x; initial begin count = Count; $display("Count = %0x count = %0d", Count, count); end endprogram: test 답변 : 합법적인 SystemVerilog 코드이며 컴파일도 가능함. program automatic은 시뮬레이션 환경에서 사용되는 구조이고 문법적으로 문제 없음. logic 타입은 어떤 타입의 다른 이름인가? ‘x는 Count를 어떻게 초기화하는가? 답변 : logic은 4-state 타입인 reg의 대체 표현 → 0, 1, x, z 저장 가능. ‘x는 모든 비트를 unknown(x) 값으로 초기화함. 프로그램은 무엇을 출력할까? 왜 count와 Count의 값이 다른가? 출력 예시 : Count = xxxxxxxx count = 0 (형식적으로 표현) 이유 : Count는 logic이므로 ‘x 값을 유지함. count는 bit 타입이라 2-state만 가능 → x 값을 0으로 강제 변환해서 저장됨 shift_reg

Study · 2025-07-14

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